使用分立元件设计电路时，由于PCB在走线时，存在分布电容和电容，所以在几ns内毛刺被自然滤除，而在PLD内部没有分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题比较重要。

　　信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。

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